RisingEdge：在浏览器中编写、仿真和综合 VHDL/Verilog 代码
来源：risingedge.pro — 排名 #28 · 14 分 · 作者 wozniakpawel
📋 概述
RisingEdge 是一个基于 Web 的硬件描述语言开发环境，支持在浏览器中直接编写 VHDL 和 Verilog 代码、运行仿真、查看波形图并进行逻辑综合。它利用 WebAssembly 编译了开源的 EDA 工具链，使得硬件设计不再依赖昂贵的商业软件或许可证。
🔑 核心要点
- 零安装硬件设计：浏览器内完整的 FPGA 开发环境，无需下载数 GB 的 EDA 工具
- WebAssembly EDA 工具链：Yosys 和 GHDL 被编译为 Wasm 运行在浏览器中
- 教育友好：学生和爱好者无需购买 FPGA 开发板就能学习硬件设计
💡 金句
硬件设计不再是需要昂贵的许可证和笨重 IDE 的领域——浏览器里就能写 Verilog 并看到波形。
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